<div dir="ltr">Thank you to everyone sending in reports and participating in the meeting. <br><br>Here's the video: <br><br><a href="https://youtu.be/BNo7NrTrEBk">https://youtu.be/BNo7NrTrEBk</a><br><br>Weekly report updated with today's reports at:<br><br><a href="https://github.com/phase4ground/documents/blob/master/Management/Weekly_Engineering_Reports/2022/20220708-project-report.md">https://github.com/phase4ground/documents/blob/master/Management/Weekly_Engineering_Reports/2022/20220708-project-report.md</a><br><br>Please add your reports with a pull request or send them to me and I'll get them in. Final weekly reports are usually completed by Friday. <br><br clear="all"><div><div dir="ltr" class="gmail_signature" data-smartmail="gmail_signature"><div dir="ltr"><div><div dir="ltr"><div><div dir="ltr"><div dir="ltr">-Michelle Thompson<br><br><div dir="ltr"><br></div></div></div></div></div></div></div></div></div><br></div><br><div class="gmail_quote"><div dir="ltr" class="gmail_attr">On Tue, Jul 5, 2022 at 7:33 AM Michelle Thompson <<a href="mailto:mountain.michelle@gmail.com">mountain.michelle@gmail.com</a>> wrote:<br></div><blockquote class="gmail_quote" style="margin:0px 0px 0px 0.8ex;border-left:1px solid rgb(204,204,204);padding-left:1ex"><div dir="ltr">Today is our regular FPGA meetup! A lot of things are coming together after a lot of hard work. <br><br>The zoom link to the call at 1000 US Pacific is:<br><br><a href="https://us02web.zoom.us/j/84072827303?pwd=RDJPQkh3dERGVlVSZGlTaStrSEVYQT09" target="_blank">https://us02web.zoom.us/j/84072827303?pwd=RDJPQkh3dERGVlVSZGlTaStrSEVYQT09</a><br><br>Contributors and spectators are welcome. We will be talking about encoder integration and downlink demonstration, uplink progress and scheduled demonstrations, and the scheduler.<br><br>The scheduler can be thought of as the thing that handles the multiplexing in the payload. We have several volunteers interested in working on this particular part. Some are very new to the project and some have been with us for a while. This will be handled in firmware/software, and probably not in the FPGA. However - the design definitely does impact the FPGA work, so we do need to talk about it. <br><br>We'll open the floor for discussion after the standup reports conclude.<br><br>-Michelle Thompson<br><br><div><div dir="ltr"><div dir="ltr"><div><div dir="ltr"><div><div dir="ltr"><div dir="ltr"><div dir="ltr"><br></div></div></div></div></div></div></div></div></div></div>
</blockquote></div>