<div dir="ltr">Suoto writes:<br><br>"I've set up a basic CI via GitHub actions on <a href="https://github.com/phase4ground/dvb_fpga">https://github.com/phase4ground/dvb_fpga</a> using a Docker container based on Ubuntu 19.04, with GNU Radio 3.7.13.4, ModelSim Intel Starter 10.6d and VUnit. <br><br>It's taking ~30 min to run 144 sims for a total of 553 tests, not that bad for CI, but this is only testing 2 components from the DVB spec (BCH encoder and bit interleaver) and a couple of other building blocks (AXI file reader, AXI file compare, AXI stream delay).<br><br>Bit interleaver is mostly OK, just have to work out how to handle some corner cases that are a bit trickier than I thought<br><br>phase4ground/dvb_fpga<br>RTL implementation of components for DVB-S2<br>Language<br>VHDL<br>Last updated<br>8 minutes ago<br><<a href="https://github.com/phase4ground/dvb_fpga|phase4ground/dvb_fpga">https://github.com/phase4ground/dvb_fpga|phase4ground/dvb_fpga</a>><br><br>The cases where the bit interleaver fail are detected on the CI, that's why the run is failing at the moment by the way"<br><div><div dir="ltr" class="gmail_signature" data-smartmail="gmail_signature"><div dir="ltr"><div dir="ltr"><div dir="ltr"><div dir="ltr"><br>Thank you to Suoto! Please review and if you see a place you can help, pitch in. <br><br>-Michelle W5NYV</div></div></div></div></div></div></div>